Tutorial Simulasi menggunakan ModelSim

Modelsim adalah aplikasi yang digunakan untuk mensimulasikan desain VHDL dan Verilog, yang dibuat oleh Mentor Graphics. Simulasi merupakan hal yang penting bagi setiap desain sebelum desain tersebut direalisasikan. Simulasi memungkinkan perancang untuk menguji hasil rancangannya, apakah ada yang terlewatkan atau salah perhitungan.

Sebagai permulaan, mari kita belajar bagaimana mengoperasikan aplikasi Modelsim ini. 

Baca Juga : Simulasi PRBS menggunakan Modelsim

1. Buka aplikasi
2. create new project 
   
   
   
3. create new file verilog
   
   
   
4. Tuliskan code berikut ini (simulasi gerbang logika AND dan OR)
   
   
   
5. 'Compile selected file', jika ada lebih dari satu file 'compile all'
   
   
   
6. Menuju ke library => work => klik kanan file => simulate
   
   
   
7. Add wave untuk melihat hasil gelombang simulasi
   
   
   
8. Setting nilai untuk masing-masing variable terlebih dahulu.
• Setting clock untuk positif edge
  
  
  
• Generate bit 1 untuk input
  
  
  
• Generate bit 0 untuk input
  
  
  
• Klik run
  
  
  
• lakukan setting ulang untuk kombinasi input yang berbeda => lalu klik run lagi.

9. Hasil Simulasi

Perhatikan hasil simulasi pada langkah ke-8. 'o_AND' merupakan output untuk gerbang logika AND, sedangkan 'o_OR' merupakan output untuk gerbang logika OR.